ترجمه مقاله روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده

مقاله ترجمه شده با عنوان روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی.

عنوان انگلیسی مقاله: A Combined Gate Replacement and Input Vector Control Approach for Leakage Current Reduction

عنوان فارسی مقاله: روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: ٣۶

چکیده ترجمه:

کنترل بردار ورودی(IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS با اعمال مینیمم بردار نشتی(MLV) به ورودی های اولیه ی مدارات ترکیبی، در طی حالت آماده بکار استفاده می کند. اگرچه، روش IVC (کنترل بردار ورودی)، برای مدارات با عمق منطقی زیاد کم تاثیر است، زیرا بردار ورودی در ورودی های اولیه تاثیر کمی بر روی نشتی گیت های درونی در سطح های منطقی بالا دارد.ما در این مقاله یک تکنیک برای غلبه بر این محدودیت ارایه می کنیم؛ بدین سان که گیت های درونی با بدترین حالت نشتی شان را با دیگر گیت های کتابخانه جایگزین می کنیم، تا عملکرد صحیح مدار را در طی حالت فعال تثبیت کنیم. این اصلاح مدار، نیاز به تغیر مراحل طراحی نداشته، ولی دری را به سوی کاهش بیشتر نشتی وقتی که روشMLV (مینیمم بردار نشتی) موثر نیست باز می کند. آنگاه ما، یک روش تقسیم و غلبه که جایگزینی گیت های را مجتمع می کند، یک الگوریتم جستجوی بهینه MLV برای مدارات درختی، و یک الگوریتم ژنتیک برای اتصال به مدارات درختی، را ارایه می کنیم. نتایج آزمایشی ما بر روی همه مدارات محک MCNC٩١، نشان می دهد که ١) روش جایگزینی گیت، به تنهایی می تواند ١٠% کاهش جریان نشتی را با روش های معروف، بدون هیچ افزایش تاخیر و کمی افزایش سطح، بدست آورد: ٢) روش تقیسم و غلبه، نسبت به بهترین روش خالص IVC ٢۴% و نسبت به روش جایگذاری نقطه کنترل موجود ١٢% بهتر است: ٣) در مقایسه با نشتی بدست آمده از روش MLV بهینه در مدارات کوچک، روش ابتکاری جایگزینی گیت و روش تقسیم-و-غلبه، به ترتیب می توانند بطور متوسط ١٣% و ١٧% این نشتی را کاهش دهند.

کلیدواژه: جایگزینی گیت، کاهش نشتی، مینیمم بردار نشتی

١. مقدمه:

همزمان با کوچک شدن فناوری VLSI و ولتاژ منبع/آستانه، توان نشتی در مدارات CMOS امروزه دارای اهمیت بیشتر و بیشتر شده است. به عنوان مثال، در طراحی ها نشان داده شده است که توان نشتی زیرآستانه می تواند به بزرگی ۴٢% توان کل تولید فرآیند ٩٠ نانومتری شرکت داشت باشد [١١]. بدین ترتیب، روش های زیادی اخیرا برای کاهش مصرف توان نشتی ارایه شده اند. فرآیند ولتاژ آستانه دوگانه، از وسایل با ولتاژ آستانه بیشتر، به همراه مسیرهای غیر بحرانی، استفاده می کند تا جریان نشتی را ضمن تثبیت عملکرد، کاهش دهد [١۶]. روش های CMOS ولتاژ آستانه چندگانه (MTCMOS)، یک وسیله با ولتاژ Vth بالا را بطور سری با مدار با Vth پایین قرار داده، و یک ترانزیستور sleep می سازد.